Requirements: French
Company: ADENTIS
Region: Valbonne , Provence-Alpes-Cte d''Azur
Qui sommes-nous ?
Adentis est une socit de conseil spcialise dans les systmes embarqus, lIT et la cyberscurit.
Cre en octobre 2000, Adentis a rejoint en 2013 le groupe MoOngy. Depuis 2014, nous nous dveloppons lchelle nationale et internationale, avec plus de 550 collaborateurs en France et des implantations au Portugal et en Italie.
Pour qui ?
Vous tes un(e) Ingnieur Vrificateur ASIC expriment(e) avec une solide exprience dans la vrification de SoC/ASIC et IP complexes.
Vous matrisez la mthodologie de vrification UVM, en dveloppant des environnements de vrification fonctionnelle Constraint-Random, Coverage Driven en SystemVerilog et C++ et vous tes capable didentifier rapidement la cause fondamentale des erreurs.
Votre sens de lanalyse et votre rigueur technique vous permettent dassurer la qualit et la performance des designs critiques.
Pour quoi ?
Dans le cadre du dveloppement dASIC destins aux serveurs haut de gamme et haute performance, vous participerez la vrification dun ASIC complexe (contrleur rseau, routeur, contrleur de cohrence de cache et processeur).
Votre mission consistera acqurir une connaissance approfondie de larchitecture et contribuer llaboration des spcifications, plans de test et environnements de vrification sous standard UVM.
Vos missions :
- Acquisition de connaissances : tudier les spcifications et interagir avec les quipes darchitecture et de design logique pour matriser larchitecture et la microarchitecture de lASIC.
- Rdaction et planification : Participer la rdaction des spcifications de vrification et des plans de test en troite collaboration avec lquipe design logique.
- Dveloppement denvironnements de vrification : Dvelopper des environnements de vrification (UVM-SystemVerilog/C++) incluant drivers, monitors, tests alatoires contraints, checkers et modles de couverture.
- Suivi et analyse : Suivre, analyser et debugger les erreurs de simulation. Suivre les rsultats de couverture pour amliorer les tests et atteindre les objectifs de couverture dans les dlais impartis.
Votre profil :
- Exprience concrte et russie dans la vrification de SoC/ASIC et IP complexes.
- Expertise avre de la mthodologie de vrification UVM.
- Exprience en dveloppement denvironnements de vrification Constraint-Random/Coverage-Driven en SystemVerilog/C++ et matrise de la programmation oriente objet.
- Efficacit dans la rsolution de problmes et dans llaboration de correctifs ou contournements.
- Matrise des outils de simulation et de suivi de couverture.
Pourquoi nous rejoindre ?
- Projets denvergure : Travaillez sur des ASIC destins aux serveurs de trs haute performance (big data et exascale).
- Environnement stimulant : Intgrez une quipe de professionnels passionns, dans un contexte de haute technicit et dinnovation.
- Impact rel : Contribuez la qualit et la performance de produits critiques pour le secteur de la haute performance.
Comment nous contacter et participer ce beau projet ?
Envoyez votre candidature (CV et lettre de motivation) lmichalski@adentis.fr .
Rejoignez Adentis et apportez votre expertise pour faire voluer la vrification des ASIC de demain !